Please use this identifier to cite or link to this item:
https://olympias.lib.uoi.gr/jspui/handle/123456789/39610Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | Καραμπάς, Θωμάς | el |
| dc.date.accessioned | 2025-11-13T10:45:54Z | - |
| dc.date.available | 2025-11-13T10:45:54Z | - |
| dc.identifier.uri | https://olympias.lib.uoi.gr/jspui/handle/123456789/39610 | - |
| dc.rights | Attribution-NonCommercial-NoDerivs 3.0 United States | * |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/3.0/us/ | * |
| dc.subject | Ψηφιακά φίλτρα | el |
| dc.subject | Υπολογιστική μονάδα | el |
| dc.title | Σχεδίαση / Υλοποίηση υπολογιστικών μονάδων σε ψηφιακό φίλτρο | el |
| heal.type | bachelorThesis | - |
| heal.type.en | Bachelor thesis | en |
| heal.type.el | Προπτυχιακή/Διπλωματική εργασία | el |
| heal.classification | VHDL - ( Γλώσσα υλικού ηλεκτρονικού υπολογιστή ) | - |
| heal.classification | Ψηφιακά φίλτρα | - |
| heal.dateAvailable | 2025-11-13T10:46:54Z | - |
| heal.language | el | - |
| heal.access | free | - |
| heal.recordProvider | Πανεπιστήμιο Ιωαννίνων. Σχολή Πληροφορικής και Τηλεπικοινωνιών. Τμήμα Πληροφορικής και Τηλεπικοινωνιών | el |
| heal.publicationDate | 2025 | - |
| heal.abstract | Η παρούσα πτυχιακή εργασία αφορά την σχεδίαση, υλοποίηση και εξομοίωση λειτουργίας πολλαπλασιαστών – αθροιστών και εφαρμογή των μηχανισμών για την δημιουργία ενός ψηφιακού φίλτρου γενικού σκοπού FIR. Θα χρησιμοποιηθεί γλώσσα περιγραφής υλικού (HDL) για την εξομοίωση και η υλοποίηση θα πραγματοποιηθεί σε σύστημα FPGA. Το λογισμικό που θα χρησιμοποιηθεί είναι το ALTERA QUARTUS II Lite Edition. Τα φίλτρα πεπερασμένης παλμικής απόκρισης (FIR) χαρακτηρίζονται από μια χρονική απόκριση που εξαρτάται μόνο από έναν δεδομένο αριθμό των τελευταίων δειγμάτων του σήματος εισόδου. Το VHDL πρόγραμμα του φίλτρου θα περιέχει και έλεγχο για υπερχείλιση. Το πλήθος των bit όλων των σημάτων από τις εισόδους (x και coef) μέχρι τον πολλαπλασιαστή θα είναι m, ενώ από τις εξόδους του πολλαπλασιαστή μέχρι την έξοδο y το πλήθος θα είναι 2m. Επίσης το πλήθος των βαθμίδων (taps) είναι n. | el |
| heal.abstract | This thesis concerns the design, implementation and simulation of operation of multipliers - adders and implementation of the mechanisms for the creation of a general purpose FIR digital filter. A hardware description language (HDL) will be used for the simulation and the implementation will be performed on an FPGA system. The software to be used is ALTERA QUARTUS II Lite Edition. Finite impulse response (FIR) filters are characterized by a time response that depends only on a given number of the last samples of the input signal. The VHDL program of the filter will also contain a check for overflow. The number of bits of all signals from the inputs (x and coef) to the multiplier will be m, while from the outputs of the multiplier to the output y the number will be 2m. Also the number of taps is n. | en |
| heal.advisorName | Βαρτζιώτης, Φώτιος | el |
| heal.committeeMemberName | Δουμένης, Γρηγόριος | el |
| heal.committeeMemberName | Στεργίου, Ελευθέριος | el |
| heal.academicPublisher | Τμήμα Πληροφορικής και Τηλεπικοινωνιών | el |
| heal.academicPublisherID | uoi | - |
| heal.fullTextAvailability | true | - |
| Appears in Collections: | Προπτυχιακές εργασίες Τμ. Μηχανικών Πληροφορικής Τ.Ε. | |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| ΚΑΡΑΜΠΑΣ ΘΩΜΑΣ - ΠΛΗΡΟΦΟΡΙΚΗΣ.pdf | 893.13 kB | Adobe PDF | View/Open |
This item is licensed under a Creative Commons License
