Please use this identifier to cite or link to this item:
https://olympias.lib.uoi.gr/jspui/handle/123456789/40197Full metadata record
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.author | Μπασούνας, Διονύσιος | el |
| dc.contributor.author | Basounas, Dionysus | en |
| dc.date.accessioned | 2026-06-29T09:29:53Z | - |
| dc.date.available | 2026-06-29T09:29:53Z | - |
| dc.identifier.uri | https://olympias.lib.uoi.gr/jspui/handle/123456789/40197 | - |
| dc.rights | Attribution-NonCommercial-NoDerivs 3.0 United States | * |
| dc.rights.uri | http://creativecommons.org/licenses/by-nc-nd/3.0/us/ | * |
| dc.subject | Σχεδίαση για Έλεγχο | el |
| dc.subject | Ανοικτώς Κώδικας | el |
| dc.subject | Ψηφιακά κυκλώματα | el |
| dc.subject | VLSI | en |
| dc.subject | Design for Testability (DfT) | en |
| dc.subject | Scan chains | en |
| dc.title | Μελέτη για τη σχεδίαση για έλεγχο σε ροές σχεδίασης VLSI Κυκλωμάτων Ανοιχτού Κώδικα | el |
| dc.title | Study on design for test in open-source lvsi design flows | en |
| dc.type | masterThesis | en |
| heal.type | masterThesis | el |
| heal.type.en | Master thesis | en |
| heal.type.el | Μεταπτυχιακή εργασία | el |
| heal.classification | Ψηφιακά κυκλώματα -VLSI | el |
| heal.classification | VLSI Digital Circuits and Design for Testability | en |
| heal.dateAvailable | 2026-06-29T09:30:53Z | - |
| heal.language | el | el |
| heal.access | free | el |
| heal.recordProvider | Πανεπιστήμιο Ιωαννίνων. Σχολή Πληροφορικής και Τηλεπικοινωνιών | el |
| heal.publicationDate | 2026-06 | - |
| heal.abstract | Η Σχεδίαση για Έλεγχο (Design for Testability – DfT) αποτελεί βασική προϋπόθεση για την αξιόπιστη παραγωγή σύγχρονων VLSI κυκλωμάτων. Στο πλαίσιο αυτό, η παρούσα εργασία μελετά την ενσωμάτωση και την επαλήθευση δομών scan chains σε πλήρως ανοικτή ροή σχεδίασης, βασισμένη σε εργαλεία όπως τα mflowgen και OpenROAD, με σημείο αναφοράς το benchmark κύκλωμα s5378 και τη βιβλιοθήκη standard cells Nangate45. Αφετηρία της μελέτης αποτελεί ένα αρχικό scan-enhanced netlist που παράγεται από εργαλείο ανοικτού κώδικα για DfT, στο οποίο έχουν ήδη εισαχθεί scan flip-flops σε εσωτερικό υποσύστημα του κυκλώματος. Πάνω σε αυτό αναπτύσσεται μια μεθοδολογία αναδιοργάνωσης των scan δομών, η οποία εντοπίζει τα flip-flops, αξιοποιεί πληροφορία ομαδοποίησης των αλυσίδων και τα ανασυνδέει σε τέσσερις σαφώς ορισμένες scan chains με ανεξάρτητες εισόδους και εξόδους, παράγοντας ένα τροποποιημένο netlist κατάλληλο για περαιτέρω επαλήθευση. Για τη λειτουργική επαλήθευση των αλυσίδων αναπτύσσονται ειδικά προγράμματα δοκιμής σε Verilog, τα οποία υλοποιούν ακολουθίες επαναφοράς, εκκαθάρισης και δοκιμές τύπου walking-1. Μέσω αυτών επιβεβαιώνεται ότι ένα μοναδικό λογικό ‘1’ διαδίδεται σωστά μέσα από κάθε αλυσίδα και εμφανίζεται ακριβώς μία φορά στην αντίστοιχη έξοδο, σύμφωνα με το μήκος της αλυσίδας. Τα αποτελέσματα των προσομοιώσεων παρέχουν τεκμηριωμένη ένδειξη της ορθής συνδεσμολογίας και της λειτουργικής ακεραιότητας των scan chains. Παράλληλα, αξιοποιούνται τα αρχεία φυσικής υλοποίησης που προκύπτουν από τη ροή place and route για την εξαγωγή των συντεταγμένων των scan flip-flops και τη δημιουργία γραφικών αναπαραστάσεων των αλυσίδων στο layout. Με τον τρόπο αυτό επιβεβαιώνεται η συνέπεια μεταξύ λογικής περιγραφής και φυσικής υλοποίησης, γεφυρώνοντας το επίπεδο netlist με το επίπεδο διάταξης. Συνολικά, η εργασία προτείνει μια επαναλήψιμη μικρο-ροή DfT σε ανοικτό περιβάλλον σχεδίασης, η οποία καλύπτει την αναδιοργάνωση, τη λειτουργική επαλήθευση και τη χωρική τεκμηρίωση των scan chains. Η προσέγγιση αυτή μπορεί να αποτελέσει βάση για μελλοντικές επεκτάσεις που σχετίζονται με ATPG, fault coverage και φυσική βελτιστοποίηση δομών ελέγχου. | el |
| heal.abstract | Design for Testability (DfT) is a fundamental prerequisite for the reliable production of modern VLSI circuits. In this context, the present thesis investigates the integration and verification of scan-chain structures within a fully open-source design flow, based on tools such as mflowgen and OpenROAD, using the s5378 benchmark circuit and the Nangate45 standard-cell library as a reference platform. The study starts from an initial scan-enhanced netlist generated by an open-source DfT tool, in which scan flip-flops have already been inserted into an internal subsystem of the circuit. Building on this starting point, a methodology for scan-chain reorganization is developed, which identifies the relevant flip-flops, exploits chain-grouping information, and reconnects them into four clearly defined scan chains with independent inputs and outputs, producing a modified netlist suitable for further verification. For the functional verification of the scan chains, dedicated Verilog testbenches are developed, implementing reset, flush, and walking-1 test sequences. Through these tests, it is confirmed that a single logic '1' propagates correctly through each chain and appears exactly once at the corresponding output, according to the chain length. The simulation results provide documented evidence of the correct interconnection and functional integrity of the scan chains. In parallel, physical implementation files generated by the place-and-route flow are used to extract the coordinates of the scan flip-flops and to produce graphical representations of the chains at the layout level. In this way, consistency between the logical description and the physical implementation is verified, effectively bridging the netlist level and the layout level. Overall, the thesis proposes a reproducible DfT micro-flow in an open-source design environment, covering scan-chain reorganization, functional verification, and spatial documentation. This approach can serve as a foundation for future extensions related to ATPG, fault coverage, and the physical optimization of test structures | en |
| heal.advisorName | Βαρτζιώτης, Φώτιος | el |
| heal.committeeMemberName | Βαρτζιώτης, Φώτιος | el |
| heal.committeeMemberName | Δουμένης, Γρηγόριος | el |
| heal.committeeMemberName | Τσορμπατζόγλου, Ανδρέας | el |
| heal.academicPublisher | Πανεπιστήμιο Ιωαννίνων. Σχολή Πληροφορικής και Τηλεπικοινωνιών. Τμήμα Πληροφορικής και Τηλεπικοινωνιών | el |
| heal.academicPublisherID | uoi | el |
| heal.numberOfPages | 69 | el |
| heal.fullTextAvailability | true | - |
| Appears in Collections: | Διατριβές Μεταπτυχιακής Έρευνας (Masters) - ΤΠΤ | |
Files in This Item:
| File | Description | Size | Format | |
|---|---|---|---|---|
| Μ.Ε Μπασούνας Διονύσιος (2026).pdf | 1.77 MB | Adobe PDF | View/Open |
This item is licensed under a Creative Commons License
